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PowerPC e200
Der PowerPC e200 ist ein 32-Bit-RISC-Prozessorkern aus der PowerPC-Familie. Er wurde von Freescale hauptsächlich für automobile und industrielle Systeme …
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Überblick und Einsatz
Der PowerPC e200 ist ein 32-Bit-RISC-Prozessorkern aus der PowerPC-Familie. RISC bezeichnet eine Prozessorarchitektur mit einem vergleichsweise einfachen Befehlssatz. Freescale entwickelte den e200 vor allem für eingebettete automobile und industrielle Systeme.
Der Artikel beschreibt den e200 als System-on-a-Chip (SoC) mit einer Geschwindigkeit von bis zu 600 MHz. Ein SoC vereint Prozessor und weitere Systemkomponenten auf einem Chip. Der e200 ist von der MPC5xx-Familie abgeleitet, verwendet die Power ISA v.2.03 sowie die ältere Book-E-Spezifikation und folgt bei den SoCs dem Namensschema MPC55xx und MPC56xx/JPC56x. Freescale und die Continental AG entwickeln außerdem einen Triple-Core-e200 für elektronisch unterstützte Bremssysteme in Automobilen.
Familie und zentrale Merkmale
Die e200-Familie besteht aus sechs Kernen, die von einfachen Ausführungen bis zu komplexeren Varianten für spezielle Anwendungen reichen. Sie unterscheiden sich vor allem durch Pipeline-Länge, superskalare Verarbeitung, Sprungvorhersage, MMU, FPU, Cache und Busbreite.
Eine Pipeline teilt die Befehlsverarbeitung in mehrere Stufen. Superskalare Kerne können mehrere Befehle gleichzeitig beginnen. Die Sprungvorhersage versucht den Ausgang von Verzweigungen vorab zu bestimmen. Eine MMU (Memory Management Unit) verwaltet Speicherzugriffe, eine FPU (Floating Point Unit) verarbeitet Gleitkommazahlen, und ein Cache ist ein schneller Zwischenspeicher. SIMD ermöglicht die parallele Verarbeitung mehrerer Datenwerte durch einen Befehl.
Einfache Varianten
Der e200z0 besitzt eine 4-stufige, nicht-superskalare Pipeline und führt Befehle linear in ihrer Reihenfolge aus (In-Order-Ausführung). Er hat weder MMU noch FPU. Er nutzt VLE, eine 16-Bit-Version der 32-Bit-Book-E-Spezifikation, und erreicht damit eine bis zu 30 % höhere Codedichte. Die Busanbindung erfolgt über einen einkanaligen AMBA-Bus.
Der e200z1 verwendet ebenfalls eine 4-stufige, nicht-superskalare Pipeline, ergänzt sie aber um Sprungvorhersage und eine 8-Entry-MMU. Eine FPU fehlt weiterhin. Der Kern verarbeitet alle 32-Bit-Befehle der Power ISA sowie VLE-Befehle und besitzt einen zweikanaligen 32-Bit-AMBA-Bus.
Mittlere Varianten
Der e200z3 erweitert den e200z1 um eine 16-Entry-MMU und eine SIMD-fähige FPU. Er unterstützt ebenfalls alle Befehle der Power ISA und der VLE-Spezifikation. Im Unterschied zum e200z1 nutzt er einen zweikanaligen 64-Bit-AMBA-Bus.
Der e200z4 besitzt eine 5-stufige, 2-fach superskalare Pipeline mit Sprungvorhersage, eine 32-Entry-MMU und eine SIMD-fähige FPU. Hinzu kommt ein gemeinsamer 16-KiB-L1-Cache für Befehle und Daten nach der Von-Neumann-Architektur. Er unterstützt Power ISA und VLE und ist über einen zweikanaligen AMBA-Bus angebunden.
Leistungsfähigere Varianten
Der e200z6 verwendet eine 7-stufige, nicht-superskalare Pipeline mit Sprungvorhersage. Er besitzt eine 32-Entry-MMU, eine SIMD-fähige FPU und einen gemeinsamen 32-KiB-L1-Cache. Power ISA und VLE werden vollständig unterstützt; die Anbindung erfolgt über einen zweikanaligen AMBA-Bus.
Der e200z7 besitzt eine 10-stufige, 2-fach superskalare Pipeline mit Sprungvorhersage. Wie der e200z6 verfügt er über eine 32-Entry-MMU, eine SIMD-fähige FPU, einen gemeinsamen 32-KiB-L1-Cache, Unterstützung für Power ISA und VLE sowie einen zweikanaligen AMBA-Bus.