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Column Address Strobe Latency
Die Column Address Strobe Latency (englisch, kurz CL oder CAS Latency), auch Speicherlatenz oder kurz Latenz genannt, ist die benötigte Zeit um eine Spalte …
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Grundidee
Die Column Address Strobe Latency, kurz CL oder CAS Latency, wird auch Speicherlatenz oder einfach Latenz genannt. Sie beschreibt, wie lange ein DRAM-Speicherbaustein braucht, um nach der Adressierung einer Spalte im Hauptspeicher die dort gespeicherten Daten bereitzustellen.
Gemessen wird CL nicht direkt in Nanosekunden, sondern als Zahl von Taktzyklen. Eine niedrigere Zahl ist besser, weil weniger Taktzyklen bis zur Datenbereitstellung vergehen. Besonders bei moderner Hardware kann eine niedrige Speicherlatenz einen Mehrwert in Rechenleistung bieten.
Definition und Bedeutung
Die Column Address Strobe Latency misst die Verzögerung zwischen der Adressierung einer Spalte in einem DRAM-Baustein und der Bereitstellung der Daten an dieser Adresse. Die benötigte reale Zeit ergibt sich aus:
Dauer eines Taktzyklus mal Anzahl der benötigten Taktzyklen.
Die CL gibt an, wie viele Taktzyklen der Speicherbaustein benötigt, um die während des CAS gelieferten Daten zu verarbeiten, bevor er weitere Befehle entgegennehmen oder das Ergebnis mitteilen kann. Je höher der CL-Wert ist, desto mehr Taktzyklen werden benötigt und desto größer ist die Verzögerung. Je niedriger der CL-Wert ist, desto schneller arbeitet der Speicher-Riegel in diesem Punkt.
Praktische Wirkung
Die beschleunigende Wirkung niedriger CL-Timings wird laut Artikel gewöhnlich überschätzt. Sie liegt im Allgemeinen unter 5 % und gilt damit als für den Anwender nicht wahrnehmbar. Trotzdem zahlen viele Kunden Aufpreise für solche Speichermodule.
Ein wichtiger Grund dafür ist, dass moderne Prozessoren immer wirksamere und größere Caches besitzen. Diese Caches fangen bereits ca. 90–95 % aller Speicherzugriffe ab. Außerdem beeinflussen neben CL auch andere Latenzen die Leistung.
Weitere Speicherangaben
Bei Speicherriegeln werden neben CL häufig weitere Werte angegeben: tRCD, tRP und manchmal tRAS. Solche Angaben können zum Beispiel in der Form CL17-17-17 erscheinen.
Diese zusätzlichen Latenzen sind wichtig, weil die Gesamtleistung des Arbeitsspeichers nicht nur von der Column Address Strobe Latency abhängt.
Rechenbeispiel
Bei einer realen Taktfrequenz von 400 MHz dauert ein Taktzyklus 2,5 ns. Ein Speicher mit DDR2-400 und CL-4 braucht daher 4 Taktzyklen mal 2,5 ns = 10 ns, um eine Spalte zu adressieren.
Ein CL-5-Speicher braucht bei gleicher Taktzyklusdauer 12,5 ns, ein CL-6-Speicher 15 ns. Zusätzlich kommen weitere Latenzen hinzu, zum Beispiel für die Zeilenadressierung, den Refresh und andere Vorgänge.